在Hot Chips 2026這場半導體界的年度技術擂台賽上，三星不只秀肌肉，更直接攤開了未來幾年HBM（高頻寬記憶體）的作戰地圖。面對AI加速器對於頻寬、功耗與封裝尺寸的無盡渴求，三星DRAM設計團隊成員Sangwook Han揭露了一條清晰的三階段演進路徑：從當前HBM4的客製化基礎晶片（Base Die）開始，一路擴展到最終將記憶體直接堆疊在運算晶片之上的zHBM 3D整合架構。說白了，這不只是一場記憶體規格競賽，而是半導體封裝思維的根本性重構。
第一階段：把xPU的「家務事」搬進Base Die，AI晶片面積瞬間解放
傳統的HBM堆疊中，位於最底層的Base Die就像是個盡責的管家，只管基本資料傳輸與測試路徑。但三星在第一階段對這位管家的職務做了驚人的調動——用先進邏輯製程把原本屬於AI晶片xPU的部份功能，直接整合進Base Die裡面。說穿了，就是把SoC等級的邏輯電路塞進原本只負責記憶體介面的底層晶片。
這個動作帶來的效益很直接：xPU省下來的晶片面積，可以拿去塞更多的CPU、GPU、NPU或其他AI運算單元。與此同時，HBM4導入的D2D PHY（晶粒對晶粒實體層）取代傳統HBM PHY，縮短了HBM與xPU之間的實體距離，進一步降低介面電路面積與傳輸功耗。不過，從HBM4往HBM5邁進的路上，三星也坦承出現了「局部熱點」的燙手山芋。對此他們端出HPB（熱傳導路徑區塊）技術，宣稱可將峰值溫度降低超過35%，覆蓋一半的PHY區域。這個數字如果在量產中兌現，將是散熱工程師的一大福音。
可帶走的知識點：客製化HBM不是口號，而是透過Base Die的功能轉移，讓AI晶片在相同面積下容納更多運算單元，直接推升算力密度。
第二階段：把Base Die的閒置空間變黃金，記憶體容量無痛升級
進入第二階段，三星把腦筋動到了Base Die裡頭的閒置空間。隨著AI大模型的上下文視窗（Context Window）急遽膨脹，KV快取（KV Cache）對容量的需求幾乎是勒索式的增長。三星的解法是在Base Die的空置區域中嵌入記憶體擴充控制器與PHY，讓原本只是「通道」的底層晶片，自己也變成了「倉庫」。
這個想法的巧妙之處在於，它沒有動到Core Die（核心晶片）的既有堆疊結構，卻能有效擴充整體記憶體容量。對於那些被記憶體頻寬和容量掐住脖子的AI訓練任務來說，這種「零成本面積」的容量擴充策略，確實提供了相當大的想像空間。當然，如何在有限的閒置空間中塞進控制器與PHY，同時不影響訊號完整性，考驗的是三星在混合訊號設計上的真功夫。
可帶走的知識點：Base Die的閒置空間不再只是「路過」的走線區域，而是可以積極利用的記憶體擴充戰場，回應了AI模型對KV快取容量暴增的需求。
編輯觀點：從產業面來看，三星這次的HBM藍圖最有趣的不是技術數字，而是它與SK海力士不約而同地走向了「3D堆疊」這個共同終點。這說明了整個記憶體產業已經意識到，單純的製程微縮或堆疊層數增加，已經無法應付AI加速器的功耗與面積瓶頸。真正的決戰點在於「如何讓記憶體與運算晶片更靠近」，甚至直接疊上去。三星選擇用三階段逐步推進，某種程度上是在測試客戶對於功能整合的接受度與容忍度。不過，zHBM宣稱的70%能源效率提升與每個模組省下100W功耗，如果真能實現，對於打造超大規模AI資料中心的業者來說，省下的電費和散熱成本將極具說服力。話說回來，WoW與HCB這些先進封裝技術的良率與成本，才是決定這張技術藍圖能否準時交貨的關鍵變數。
第三階段：zHBM的3D整合賭注——省掉中介層，直奔超低功耗
到了第三階段，三星準備掀桌了。名為zHBM的方案，直接把HBM垂直堆疊在XPU的上方，徹底跳過傳統2.5D封裝必備的中介層（Interposer）。這不只是省空間，更是省功耗——因為3D結構消除了傳統的2D介面，配合分散式I/O架構縮短資料傳輸距離，甚至移除了不必要的SerDes（序列器／解序列器）電路。三星給出的對比數字相當驚人：與標準HBM4E堆疊相比，zHBM可帶來70%的能源效率提升、DRAM頻寬增加230%，每個DRAM模組最多節省100W功耗。以單一XPU上配置4組zHBM堆疊為例，等於省下400W的功耗空間，讓XPU（以GPU為例）額外獲得8.3%的功耗餘裕。
為了實現這個架構，三星正在開發WoW（晶圓對晶圓）與HCB（混合立方鍵合）等先進封裝技術。這些技術的核心目標只有一個：實現超高I/O密度，打造真正的整合式SoC-DRAM架構。從2.5D到3D，看似只是封裝型態的轉變，實際上是把記憶體從「旁邊的鄰居」變成了「樓上的室友」——距離縮短，溝通成本自然大幅下降。
可帶走的知識點：zHBM的核心價值不在於堆疊層數，而在於移除中介層與SerDes，透過架構簡化直接換取功耗與頻寬的跳躍式提升。
展望與影響：當記憶體不再只是配角，AI晶片生態面臨重組
從HBM4的客製化Base Die，到HBM5的容量擴充，再到zHBM的3D整合，三星這三階段演進不只是技術升級，更像是一場「記憶體奪權」的佈局。當Base Die開始承擔邏輯運算功能，當記憶體堆疊直接掛在運算晶片上方，傳統的CPU-GPU-HBM實體界線將逐漸模糊。對於AI加速器設計團隊來說，這代表他們必須重新思考晶片分割、電源分配與散熱策略——甚至連主機板與系統層級的設計邏輯都要跟著翻轉。
長期來看，三星與SK海力士不約而同地朝3D堆疊架構前進，意味著兩年後的AI晶片市場，勝負關鍵可能不在於誰的製程微縮領先，而在於誰能率先把zHBM這類架構以可量產的成本推向市場。對於臺灣的半導體供應鏈來說，從中介層製造、先進封裝測試到散熱模組，每一個環節都會因為這條技術路線的轉彎而產生新的機會與挑戰。
當記憶體開始往上疊，AI晶片的算力天花板也跟著往上推。問題來了：你的散熱設計跟得上嗎？
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
什麼是zHBM？它跟傳統HBM的差異在哪？
zHBM是三星提出的下一代3D整合式記憶體方案，將HBM直接垂直堆疊在AI加速器（xPU）上方，跳過傳統2.5D封裝的中介層，以縮短傳輸距離、降低功耗並提升頻寬。
zHBM宣稱省下100W功耗是真的嗎？
這是三星在Hot Chips 2026發表的對比數據，相較於標準HBM4E堆疊，每個zHBM模組最多可節省100W功耗，同時能源效率提升70%、頻寬增加230%，但實際量產表現仍須觀察。
三星HBM技術演進的三個階段是什麼？
第一階段是客製化HBM，將xPU功能整合進Base Die釋放晶片面積；第二階段在Base Die閒置空間擴充記憶體容量；第三階段實現zHBM 3D整合，將記憶體直接堆疊於運算晶片上方。
zHBM什麼時候會量產？
三星目前正開發WoW與HCB等先進封裝技術以實現zHBM，具體量產時程尚未對外公布，但從技術藍圖推測，將在HBM4（第一階段）與HBM5（第二階段）之後逐步導入。
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