AI加速器對記憶體頻寬的飢渴，已經把HBM（高頻寬記憶體）推向物理極限的邊緣。在Hot Chips 2026技術會議上，SK海力士封裝工程副總裁Jaesik Lee揭露了下一代HBM4乃至未來3D封裝結構的完整技術路線圖。當單一HBM模組I/O數量從1024翻倍至2048、TSV（矽穿孔）數量突破兩萬個、封裝高度達到775微米時，記憶體與運算單元之間的距離，正以前所未有的速度縮短。
HBM4硬體規格全面升級：TSV翻倍、微凸塊破萬
從SK海力士在Hot Chips 2026公布的數據來看，HBM4將是HBM3E之後一次大幅度的硬體躍進。HBM4導入最高24Gb DRAM密度，支援2048 I/O數、最高8Gbps I/O速度，單堆疊頻寬可達2TB/s以上。封裝尺寸擴大至12.8×11mm，高度約775微米，最多具備16,148個Base Micro-Bump（微凸塊）與超過2萬個TSV。目前12層產品已進入量產，16層則仍處於認證階段，容量最高可達48GB。
把這些數字對照一下，你會發現一個關鍵趨勢：HBM正在用更密集的垂直互連來換取頻寬，但每一層堆疊增加的物理成本與散熱代價也同步飆升。從HBM3E到HBM4，TSV數量從約萬餘個增加到兩萬個以上，Micro-Bump也從1.2萬個級別提升到1.6萬個，這種翻倍節奏說明一件事——純粹靠堆疊層數與I/O速度拉升的紅利，正在快速遞減。
封裝技術分流：TC+NCF與MR-MUF各有難關，混合鍵生成為下一代救贖
目前HBM主要採用兩種封裝途徑：熱壓鍵合搭配非導電膜（TC+NCF），以及大規模回焊搭配模封底部填充（MR-MUF）。這兩條路線各有擁護者，也各有致命傷。TC+NCF在控制Die翹曲方面具備優勢，但熱阻較高、產能受限；MR-MUF則以較高生產效率與較低熱阻見長，但對晶片翹曲及間隙填充的控制要求更為嚴苛。SK海力士已將先進MR-MUF技術應用於16層HBM3E，並進一步導入翹曲控制、細間距互連與窄間隙填充等技術。
不過，真正讓業界眼睛一亮的，是SK海力士轉向混合鍵合（Hybrid Bonding）的明確信號。相較MR-MUF，混合鍵合可實現厚度增加24%的核心晶粒（Core Die），TSV間距縮小至18微米以下，同時在堆疊層數增加的情況下，熱阻降低約35%。SK海力士也同步開發自家I-HBM技術，針對HBM內部局部熱點進行改善，這項技術可額外降低超過30%的熱阻。混合鍵合不只是製程微調，而是從材料與接合機制上重新定義記憶體堆疊的物理極限。可以說，誰先量產混合鍵合HBM，誰就在下一代AI記憶體競賽中拿到決定性門票。
SK海力士特別強調，I-HBM的價值在於解決高功耗與高I/O速度下產生的「局部熱集中」問題。換句話說，傳統封裝的散熱設計是針對整體均溫，但AI運算的特性是特定區域（尤其是與邏輯晶片互連的區塊）溫度會異常飆高，而I-HBM正是針對這個痛點的精準打擊。
編輯觀點：從產業面來看，SK海力士這次在Hot Chips的揭露，最關鍵的訊號不是數字翻倍，而是「封裝技術正式從配角升格為主角」。過去記憶體廠的競爭焦點在製程微縮，但進入HBM時代，TSV良率、翹曲控制、散熱管理已經直接決定產品能否出貨。SK海力士將Intel EMIB與台積電CoWoS並列，暗示未來HBM封裝不會只有一條路徑，而是會依據客戶需求與邏輯製程夥伴的不同，出現多種客製化組合。對投資人與供應鏈業者來說，封裝設備、材料與測試的訂單能見度，可能比記憶體晶圓本身更值得追蹤。
從2.5D到3D：把HBM疊在GPU頭上的終局想像
現階段HBM與GPU或其他AI加速器的連接，主要是透過矽中介層（Silicon Interposer）並排放置，形成典型的2.5D封裝架構。SK海力士的下一步，是將HBM直接堆疊在AI加速器上方，實現真正的3D整合。這條路一旦走通，記憶體與運算單元之間的距離將大幅縮短，頻寬與能源效率可望再上一個台階。
但問題從來不在概念，而在執行。3D結構帶來的散熱、供電、機械應力與良率挑戰，都是現有技術尚未完全克服的硬骨頭。SK海力士已著手透過將TSV數量加倍、提高I/O速度，並結合邏輯製程整合來提升頻寬；在PDN（電源與電源傳輸網路）方面，則採用最新且經最佳化的邏輯晶圓代工製程，並讓Power TSV更廣泛地分布於整體結構中，以大幅改善PDN效能。
有趣的是，SK海力士這次也將Intel EMIB與台積電CoWoS技術並列，外界已傳出英特爾與SK海力士可能在記憶體領域成立合資企業的消息。如果成真，這將打破過去記憶體與邏輯晶片各自為政的產業分工，把競爭軸線從「誰的製程更先進」轉向「誰的封裝生態系更完整」。
效能對照：4組HBM3E堆疊完勝GDDR6，空間省一半
SK海力士在會中提供了一組對照數據，值得拿出來討論。典型GDDR6解決方案可提供24GB容量與768GB/s頻寬，而由4組HBM3E堆疊組成的方案，容量最高可達144GB、頻寬達4TB/s，且占用空間減少約一半。這組數字清楚說明了為什麼AI加速器幾乎全面擁抱HBM——頻寬差距超過五倍，空間效率卻逆勢提升，傳統GDDR在AI訓練與推論場景中已經完全失去競爭力。
不過頻寬提升的代價也很現實。功耗與散熱負擔同步增加，單純依靠增加堆疊層數或提高I/O速度，已難以支撐後續HBM的性能擴張。這也是為什麼SK海力士同時在混合鍵合與I-HBM兩條技術路徑上並進，因為未來的HBM不再只是「堆得高」，還要「堆得聰明」。
【行動思考】 下次當你看到AI訓練中斷的新聞時，不妨多問一句：是模型問題，還是記憶體過熱？HBM的散熱與封裝良率，將直接決定AI基礎設施的穩定度。如果你是AI伺服器採購決策者，現在就該把封裝技術路線納入供應商評核表，而不只是看頻寬數字。
展望與影響：3D封裝的終局考驗
SK海力士的技術藍圖顯示，HBM從2.5D走向3D不是「會不會發生」的問題，而是「什麼時候發生」的問題。但要實現這個終局，業界還得克服三道關卡：散熱（局部熱點與整體熱管理的雙重考驗）、供電（PDN在更緊湊結構中的效能最佳化）、以及機械應力與良率（多層堆疊在3D架構下的結構可靠性）。
從更宏觀的角度來看，記憶體廠與邏輯晶圓代工廠之間的界線正在模糊。SK海力士同時並列Intel EMIB與台積電CoWoS，反映的正是這個現實——未來的AI晶片競爭，將是「記憶體＋邏輯＋封裝」三位一體的生態系對決。對臺灣供應鏈來說，無論最後誰勝出，先進封裝設備、材料與測試需求都將持續成長，這或許是這波技術轉型中最確定的投資主軸。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4與HBM3E最大的技術差異是什麼？
最大差異在I/O數量翻倍至2048個、TSV數量超過兩萬個、封裝尺寸與高度增加，同時單堆疊頻寬可達2TB/s以上，並導入更先進的翹曲控制與細間距互連技術。
混合鍵合為什麼被視為HBM下一階段的關鍵技術？
因為混合鍵合能將TSV間距縮小至18微米以下，在堆疊層數增加時降低約35%熱阻，同時增加核心晶粒厚度24%，是解決高堆疊HBM散熱與翹曲問題的最有效途徑。
3D封裝結構對AI加速器效能有什麼具體影響？
3D結構將HBM直接堆疊在AI加速器上方，大幅縮短記憶體與運算單元間的距離，可進一步提升頻寬與能源效率，但同時會帶來更嚴峻的散熱、供電與良率挑戰。
SK海力士在HBM封裝上同時採用TC+NCF和MR-MUF，哪一種比較有優勢？
TC+NCF在控制晶片翹曲方面較佳但產能受限，MR-MUF生產效率高但製程控制難度高。目前SK海力士已將先進MR-MUF應用於16層HBM3E，並持續優化兩種技術以滿足不同產品需求。
HBM從2.5D走向3D封裝，臺灣供應鏈有哪些機會？
先進封裝設備、材料（如模封樹脂、非導電膜）、測試與探針卡等領域都將受惠，尤其TSV製程與混合鍵合相關設備需求將持續增加，建議關注具備技術門檻的封裝供應商。
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