事件總覽：從AI晶片面積不斷擴張，到如今因伺服器物理限制，輝達與台積電正將先進封裝策略從平面轉向立體堆疊，CoPoS的時程延後反倒凸顯SoIC與3D整合的重要性。
你或許聽過台積電的先進封裝CoWoS，也可能期待著更進階的CoPoS技術，畢竟AI晶片越做越大，似乎「大」就是王道。然而，近期市場卻傳出CoPoS的腳步放慢了，甚至CoWoS的需求還出現追加。這到底是怎麼回事？難道是技術碰壁？騰旭投資投資長程正樺在《下班國際線》節目中揭露，這背後其實是一場AI晶片設計思維的「戰略逆轉」。
📅 過去：平面擴張的必然趨勢？
在此之前，當AI晶片對算力的渴求無止盡時，直覺的解方就是將晶片做得更大。傳統的CoWoS技術沿用圓形晶圓製程，而CoPoS的設計理念，則是希望能轉向更接近方形面板的載體形式。為什麼要變方？程正樺解釋，當封裝面積擴大到8個reticle甚至更高時，圓形晶圓的邊角會產生較多的空間浪費。舉例來說，同樣一次製程，圓形載體可能只能配置約4個大型單元，而方形載體卻能提高到約12個，這在成本與生產週期上都有顯著的改善空間。
可帶走的知識點： CoPoS的設計初衷是為了解決超大型AI晶片在圓形晶圓上造成的邊角浪費，提高製程效率與降低成本。
📅 近期：伺服器物理限制浮現，戰略急轉彎
不過，事情並沒有想像中那麼直線發展。方形製程並非只是把圓盤「切成方的」那麼簡單。既有的設備、治具、化學材料塗布與製程設計，許多都建立在圓形晶圓之上，一旦改成方形面板，大量設備與流程都必須重新投資與設計。因此，CoPoS的經濟效益只有在晶片尺寸真的大到一定程度時才會明顯。換句話說，如果晶片沒有繼續快速變大，切換新製程的急迫性自然就下降了。
真正讓「越大越好」這個邏輯踩煞車的，其實是伺服器本身的物理空間限制。程正樺以輝達（NVIDIA）平台為例說明，目前大型AI封裝約5.5個reticle，一個compute tray假設可以放4顆；但若未來單顆晶片膨脹到8個reticle，可能就只剩2顆能塞進同樣空間。結果會出現一個反直覺的問題：5.5個reticle乘以4顆，和8個reticle乘以2顆相比，整個運算托盤得到的總體算力，未必有巨大差距。反而晶片愈大，製造難度、良率以及warpage翹曲問題都更加棘手。
可帶走的知識點： AI晶片的「大」並非無限上綱，伺服器的物理空間限制導致晶片過大反而可能降低整體算力效益，並增加製造難度。
📅 現在：CoWoS需求追加，CoPoS延後是必然
因此，當後續產品仍能維持約5.5個reticle的封裝規模時，CoWoS就仍然足以支撐需求，也沒有必要為了更大面積而立刻全面轉向CoPoS。這不是台積電技術碰壁，更可能是客戶產品規格與經濟效益重新計算後的結果。從市場反應來看，CoWoS近期反而又出現追加需求，這也間接證實了CoPoS時程延後的合理性。這場「晶片封裝戰」，不再只是單純的平面擴張，而是更深層的策略調整。
可帶走的知識點： CoPoS時程延後並非技術瓶頸，而是市場需求與經濟效益重新評估後的結果，CoWoS在現階段仍能滿足主流需求。
從產業面來看，這次CoPoS的延後，其實是AI晶片發展進入成熟期的一個重要訊號。過去「尺寸越大越好」的單一思維，如今已無法解決所有問題。當物理限制浮現，工程師與設計者必須重新思考如何在有限空間內最大化效益。這不僅考驗著台積電在先進封裝上的技術彈性，更彰顯了輝達等客戶在產品策略上的前瞻性。AI晶片戰略的轉變，預示著半導體產業的下一個黃金十年，將會是一場更精巧、更立體的空間革命。
📅 未來：從「往旁邊蓋」到「往上蓋」，3D堆疊成新戰場
然而，AI算力不可能停滯不前。既然封裝平面不能無限制擴張，另一條路就是從2D走向3D。程正樺形容，過去對晶片的思維像是不斷把房子「往旁邊蓋」，下一步可能改成「往上蓋」。這正是台積電SoIC等3D系統整合技術大顯身手的時候。
如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就可能透過垂直整合增加運算密度。在同樣占用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力。程正樺指出，目前看來，3D方向的發展速度可能比單純把大型封裝繼續放大更快。這也意味著，市場如果只盯著「CoWoS之後一定就是CoPoS」，可能把AI封裝的進化想得太線性。真正的競爭已經從平面面積大小，升級到如何在固定伺服器空間中塞入最多算力。
CoPoS並沒有消失，但SoIC與3D堆疊可能提前搶走聚光燈；AI晶片下一戰，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。
可帶走的知識點： 3D堆疊技術（如SoIC）成為AI晶片提升算力的關鍵方向，能在有限的平面空間內透過垂直整合大幅增加運算密度。
至今影響與未來展望
回顧這段時間軸，從對平面擴張的無限想像，到面對物理限制的戰略調整，再到如今3D堆疊技術的崛起，AI晶片的發展路徑從未如此清晰且充滿變數。台積電作為全球半導體製造的領頭羊，其CoWoS與SoIC技術的發展，將直接影響AI產業的未來走向。對投資人而言，這意味著需要更細膩地觀察技術趨勢，不再只看單一指標；對AI開發者來說，這代表著未來將有更多元的晶片架構選擇，以實現更高效能的運算。這場從2D到3D的革命，才正要開始。
這場AI晶片戰略的轉變，對你所在的產業或日常應用會帶來什麼影響？未來你更期待看到哪些突破性的AI產品問世？不妨停下來思考，這場半導體巨頭的棋局，將如何改變我們的數位生活。
大事紀年表
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
CoPoS延後代表台積電技術退步嗎？
不，CoPoS延後並非代表台積電技術退步。根據騰旭投資投資長程正樺的分析，這更可能是客戶產品規格與經濟效益重新計算後的結果，因為目前主流AI晶片尺寸仍能由CoWoS有效支援，且伺服器物理空間限制也讓無限擴大晶片面積的效益降低。
CoWoS和CoPoS主要差別在哪？
CoWoS與CoPoS概念相近，主要差別在於載體形式：CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的方式。CoPoS的設計旨在當晶片封裝面積擴大到一定程度時，減少圓形晶圓邊角產生的空間浪費，提高製程效率。
為何AI晶片要從「往旁邊蓋」變成「往上蓋」？
AI晶片從「往旁邊蓋」（平面擴張）轉向「往上蓋」（3D堆疊），主要是因為伺服器的物理空間有限。當單一晶片面積過大，可能導致在同樣伺服器空間內能放置的晶片數量減少，總體算力提升有限。透過3D堆疊（如SoIC），可以在相同的平面面積下，垂直整合更多運算元件，大幅增加運算密度與算力。
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